新思科技与台积电开发基于N4P制程的广泛IP核组合带宽和延迟等方面进行优化

最近几天宣布与台积电合作，基于台积电N4P制程技术开发广泛的Synopsys DesignWarereg，接口和基础IP核组合，以促进芯片创新，助力开发者快速地成功设计出复杂的高性能计算和移动SoC基于这一合作，开发者可基于台积电的先进制程技术使用高质量IP核以实现设计和项目进度的严苛要求，并在性能，功耗，面积，带宽和延迟等方面进行优化

新思科技广泛的DesignWare IP核组合包括逻辑库，嵌入式存储器，IO，PVT监视器，嵌入式测试，模拟IP，接口IP，安全IP，嵌入式处理器和子系统为了加速原型设计，软件开发以及将IP核整合进芯片，新思科技IP Accelerated计划提供IP核原型设计套件，IP核软件开发套件和IP核子系统我们在IP核质量和全面技术支持方面进行了大量投资，以协助开发者降低集成风险，缩短产品上市时间

产品上市时间和资源

台积电N4P制程技术上的DesignWare接口和基础IP核计划于2022年第一度开始上市。

新思科技的DesignWareHBM3PHYIP采用5nm工艺，可提供预硬化或客户可配置的PHY，每个引脚的运行速度高达7200Mbps，效率显著提升，从而实现动态频率调节。WareHBM3PHY采用优化的微凸点制作技术阵列，以最大限度地减少占地面积。基于其对中间层缠绕长度的支持，开发者可以在不影响性能的情况下更灵活地安排PHYS。

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